Сигнальная целостность высокоскоростной печатной платы
Линия становится transmission line не из-за частоты тактового сигнала, а когда фронт достаточно быстрый относительно времени распространения по дорожке. Даже GPIO с частотой 1 МГц и фронтом 500 пс может создавать отражения. High-speed design управляет impedance, return path, loss, coupling и discontinuities от кристалла до разъёма/кабеля. Правильная трассировка начинается со stack-up и channel budget до размещения компонентов. «Дифференциальная пара одинаковой длины» — лишь малая часть задачи.
Оценивайте rise time
Критическая длина грубо связана со скоростью распространения и rise time. Если round-trip delay дорожки заметен относительно фронта, линия требует controlled impedance/termination. На FR-4 сигнал проходит около 150–180 пс/дюйм в зависимости от структуры.
Используйте fastest possible edge из IBIS/datasheet, а не bitrate. Производитель может обновить output driver и уменьшить rise time, не меняя логическую частоту.
Stack-up до разводки
Задайте толщины dielectric, copper, material Dk/Df и reference planes совместно с изготовителем. Impedance calculator без реального stack-up даёт ложную точность. Выберите сигнальные слои adjacent continuous ground planes; power plane может служить reference только при контролируемом возврате и decoupling.
Не меняйте dielectric после трассировки без пересчёта width/spacing. Coupon/TDR подтверждает фактический impedance партии.
Return path
Высокочастотный обратный ток течёт под signal по ближайшей plane, минимизируя loop inductance. Разрыв plane заставляет его обходить, увеличивая EMI и crosstalk. Не трассируйте быстрый сигнал через split, cutout или край plane.
При смене layer поставьте stitching ground via рядом с signal via. Если reference меняется ground↔power, нужна high-frequency stitching capacitance между planes с коротким loop, но лучше избегать такой смены.
Single-ended impedance и termination
Source termination ставят у драйвера, чтобы сумма output impedance + resistor приблизилась к Z0. Parallel termination у receiver поглощает волну, но потребляет DC. Thevenin/AC termination имеют свои компромиссы. Выбор зависит от topology и protocol.
Резистор должен быть физически у нужного конца; длинный участок до него становится stub. Значение на схеме корректируют по IBIS/measurement с учётом driver impedance.
Differential pair
Дифференциальный приёмник видит разность, а common-mode шум частично подавляется при симметрии. Поддерживайте постоянные width/spacing, одинаковые via/pads и reference. Intra-pair skew преобразует differential в common-mode и закрывает eye.
Не пытайтесь идеально совместить длины чрезмерной гармошкой. Плотный serpentine сам с собой coupling и меняет задержку. Исправляйте mismatch локально около его источника и соблюдайте минимум spacing между сегментами.
Impedance discontinuities
Pad, via barrel, connector, AC capacitor и ESD array меняют geometry. Большая площадка даёт excess capacitance, длинный via stub — resonance. Backdrilling, blind via и оптимизированный antipad применяют на высоких скоростях после моделирования.
Flow-through package защиты/компонента позволяет провести пару симметрично без ответвления. Не подключайте ESD длинной боковой дорожкой.
Crosstalk
Соседние линии связываются capacitively/inductively. Увеличивайте spacing, сокращайте parallel run и разводите adjacent layers ортогонально. Особенно опасен агрессор с быстрым edge, даже если его toggle rate низок.
Guard trace без частых ground vias может стать новой антенной. Простое расстояние и plane обычно эффективнее.
Insertion loss и материалы
На нескольких гигабитах skin effect, copper roughness и dielectric loss уменьшают amplitude и меняют edge. Channel budget включает package, PCB, connector и cable. Более низкий Df материал или меньшее расстояние может быть дешевле retimer.
Не переносите правила USB2 на USB3/PCIe. Для каждого стандарта есть допустимые loss, return loss, skew и jitter masks.
Redriver и retimer
Redriver аналогово усиливает/equalizes signal, но не удаляет накопленный jitter полностью. Retimer восстанавливает clock/data и формирует новый eye, однако добавляет latency, power, reference clock и protocol requirements. Mux может добавить loss/crosstalk.
Выбирайте компонент по измеренному channel loss и compliance, не как страховку плохой платы. Его placement делит channel на сегменты с собственными бюджетами.
Power integrity влияет на signal integrity
Шум питания transmitter/PLL добавляет jitter; ground bounce меняет threshold. Decoupling, plane resonance и simultaneous switching output входят в SI-анализ. Хорошая пара на плохом PDN не даст открытого eye.
Разделяйте sensitive PLL rail фильтром по reference design, но не создавайте узкий inductive return path без анализа.
Симуляция
Pre-layout моделирование использует IBIS/IBIS-AMI, stack-up и models connectors/vias. Проверяют topology, termination, length и corner. Post-layout extraction ловит реальные discontinuities/coupling. Модель должна соответствовать package и speed grade.
Симуляция — средство сравнения, а не сертификат. Неизвестные connector/cable модели добавляют uncertainty; оставляйте margin и измеряйте.
Измерение
TDR показывает impedance profile и location discontinuity. Oscilloscope + proper fixture измеряет eye/jitter; VNA — S-parameters/insertion/return loss. Compliance test использует pattern, fixture de-embedding и masks стандарта.
Обычный пассивный щуп на дифференциальной линии сильно нагружает канал. Используйте предусмотренные test points/connector и подходящие probes.
Создайте channel compliance matrix
Для каждого интерфейса укажите generation/data rate, topology, layer, length, via count/stub, connector/cable, ESD/mux/redriver и reference clock. Рядом храните simulated insertion/return loss, skew, crosstalk и eye margin для typical/worst material. Такая таблица позволяет оценить любое ECO: дополнительный connector или длинный шлейф сразу изменяет конкретный budget.
Согласуйте с изготовителем impedance tolerance, coupon и material substitution. Если фабрика меняет prepreg/copper roughness, high-speed release требует уведомления. Полный stack-up и impedance report сохраняются по lot.
Планируйте bring-up
Предусмотрите отключаемые series/termination options, zero-ohm bypass redriver и доступ к low-speed diagnostics. Firmware должна читать link training/errors/equalization и сохранять counters. Bring-up начинается с reference clock/power/reset, затем loopback/PRBS, короткого channel и только потом полного cable.
При отказе сравните failing/working boards TDR, not just schematic. Меняйте один фактор и сохраняйте raw measurements. Acceptance включает несколько cables/receivers/transmitters и temperature, потому что compliance одного сочетания не гарантирует interoperability.
Ревизионная дисциплина
Любое изменение package, protection array, connector, layer transition или stack-up требует SI-impact review. Pin-compatible redriver с другой capacitance/equalization не является бесплатной заменой. Constraints из симуляции переносят в CAD rules и автоматически проверяют, иначе отчёт быстро расходится с реальной разводкой.
Практический пример
USB-C dock содержит mux/redriver и 12 см трассы USB 3.x. До layout задают 90-Ω differential stack-up, размещают redriver так, чтобы оба сегмента соответствовали loss budget, ESD у connector и AC caps по reference. Layer changes получают парные signal vias и близкие ground stitches.
После изготовления TDR проверяет impedance coupon/channel, затем выполняется eye/compliance с несколькими cables. Если margin мал, сначала сопоставляют discontinuity на TDR с layout, а не произвольно увеличивают equalization.
Примеры из каталога ChipBaza
TUSB1046A-DCIRNQR — пример high-speed USB Type-C/DisplayPort linear redriver/mux Texas Instruments. DF40C-40DP-0.4V[51] — пример высокоплотного board-to-board connector Hirose; его пригодность для конкретной high-speed линии определяется mated pair и S-parameters, а не шагом контактов.
Компонент signal conditioning не компенсирует split plane или длинный via stub. Полный channel всё равно рассчитывается и тестируется.
Что закрепить в закупочной спецификации
Для connector/cable/mux/ESD/redriver нужны S-parameters или validated compliance до требуемой частоты, package/footprint и exact speed grade. PCB order фиксирует stack-up, material, copper roughness и impedance tolerance; замена материала требует approval. На пилоте сохраняют coupon TDR и channel test. Procurement alternate не принимается по числу контактов/битрейту без обновления channel model и compliance matrix.
Запрашивайте модели в той же reference-plane/fixture definition, которая используется в симуляции. Необработанный график insertion loss без файла Touchstone и условий сочленения недостаточен для воспроизводимого channel budget.
Типовые ошибки
- оценивать линию по частоте clock, а не rise time;
- трассировать до утверждения stack-up;
- пересекать split reference plane;
- делать длинные stubs к termination/ESD;
- выравнивать длину плотной гармошкой;
- добавлять redriver без channel loss budget;
- тестировать линию неподходящим щупом;
- рассматривать SI отдельно от PDN и connector/cable.
Чек-лист high-speed channel
- известны edge rate, protocol и channel budget;
- stack-up согласован с производителем;
- return path непрерывен, transitions stitched;
- terminations и AC caps размещены по topology;
- diff pair симметрична, skew/crosstalk ограничены;
- vias/connectors/ESD имеют модели или margin;
- выполнены pre/post-layout simulation;
- TDR/eye/compliance подтверждают серийный channel.
Источники для технической проверки
Параметры и ограничения сверяйте с актуальной документацией производителя для полного артикула и нужного исполнения.
Следующий шаг
Проверьте артикулы и количество до отправки заявки
Загрузите спецификацию в BOM-сервис или пришлите полный код производителя менеджеру. Если точное совпадение не доказано, позиция останется на ручной проверке.